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112 lines
3.5 KiB
Verilog
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Verilog
`timescale 1ns / 1ps
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`default_nettype none
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// Company:
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// Engineer:
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// Create Date: 20:24:47 03/04/2014
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// Design Name:
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// Module Name: spi
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// Project Name:
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// Target Devices:
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// Tool versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module spi (
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input wire clk, // 7MHz
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input wire enviar_dato, // a 1 para indicar que queremos enviar un dato por SPI
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input wire recibir_dato,// a 1 para indicar que queremos recibir un dato
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input wire [7:0] din, // del bus de datos de salida de la CPU
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output reg [7:0] dout, // al bus de datos de entrada de la CPU
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output reg oe_n, // el dato en dout es válido
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output reg wait_n,
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output wire spi_clk, // Interface SPI
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output wire spi_di, //
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input wire spi_do //
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);
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// Modulo SPI.
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reg ciclo_lectura = 1'b0; // ciclo de lectura en curso
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reg ciclo_escritura = 1'b0; // ciclo de escritura en curso
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reg [4:0] contador = 5'b00000; // contador del FSM (ciclos)
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reg [7:0] data_to_spi; // dato a enviar a la spi por DI
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reg [7:0] data_from_spi; // dato a recibir desde la spi
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reg [7:0] data_to_cpu; // ultimo dato recibido correctamente
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assign spi_clk = contador[0]; // spi_CLK es la mitad que el reloj del módulo
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assign spi_di = data_to_spi[7]; // la transmisión es del bit 7 al 0
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initial wait_n = 1'b1;
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always @(posedge clk) begin
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if (enviar_dato && !ciclo_escritura) begin // si ha sido señalizado, iniciar ciclo de escritura
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ciclo_escritura <= 1'b1;
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ciclo_lectura <= 1'b0;
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contador <= 5'b00000;
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data_to_spi <= din;
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wait_n <= 1'b0;
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end
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else if (recibir_dato && !ciclo_lectura) begin // si no, si mirar si hay que iniciar ciclo de lectura
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ciclo_lectura <= 1'b1;
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ciclo_escritura <= 1'b0;
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contador <= 5'b00000;
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data_to_cpu <= data_from_spi;
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data_from_spi <= 8'h00;
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data_to_spi <= 8'hFF; // mientras leemos, MOSI debe estar a nivel alto!
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wait_n <= 1'b0;
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end
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// FSM para enviar un dato a la spi
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else if (ciclo_escritura==1'b1) begin
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if (contador!=5'b10000) begin
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if (contador == 5'b01000)
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wait_n <= 1'b1;
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if (spi_clk==1'b1) begin
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data_to_spi <= {data_to_spi[6:0],1'b0};
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data_from_spi <= {data_from_spi[6:0],spi_do};
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end
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contador <= contador + 1;
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end
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else begin
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if (!enviar_dato)
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ciclo_escritura <= 1'b0;
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end
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end
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// FSM para leer un dato de la spi
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else if (ciclo_lectura==1'b1) begin
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if (contador!=5'b10000) begin
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if (contador == 5'b01000)
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wait_n <= 1'b1;
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if (spi_clk==1'b1)
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data_from_spi <= {data_from_spi[6:0],spi_do};
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contador <= contador + 1;
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end
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else begin
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if (!recibir_dato)
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ciclo_lectura <= 1'b0;
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end
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end
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|
end
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always @* begin
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if (recibir_dato) begin
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dout = data_to_cpu;
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oe_n = 1'b0;
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end
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else begin
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dout = 8'hZZ;
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oe_n = 1'b1;
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end
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end
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endmodule
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